基于Innovus工具的28nm DDR PHY物理设计方法

随着CPU、DSP等器件的处理速度迅速提高,对内存的速度和各方面的需求迅速增加。早期的SDRAM工作频率发展到133MHz已到极限,成为系统性能的瓶颈。DDR（双倍数据率）技术随之应运而生,目前DDR4的性能已经可以达到3200Mbps级别。DDR PHY作为存储控制器和DRAM颗粒物理接口之间的通用接口,是制约DDR读写速度提升的关键。本文以TSMC 28nm工艺的DDR PHY设计为例,结合Innovus工具,在描述流程之外,重点研究解决了后端物理设计中时序路径的时间预算、延时优化、路径对齐等问题。最后该DDR PHY在一款工业级DSP中成功集成,并且板级测试结果表明其物理设计结果达到指标要求。     

HomePNA通信中的技术与应用

正如局域网 (LAN)是为了满足企业内多用户互连和资源共享 ,为满足家庭中多种数字设备互连和资源共享 ,家庭电话线网设备 (HomePNA)应运而生。文章叙述了HomePNA通信中所需的技术与应用。     

LTE‐based satellite communications in LEO mega‐constellations

The integration of satellite and terrestrial networks is a promising solution for extending broadband coverage to areas not connected to a terrestrial infrastructure, as also demonstrated by recent commercial and standardisation endeavours. However, the large delays and Doppler shifts over the satellite channel pose severe technical challenges to traditional terrestrial systems, as long‐term evolution (LTE) or 5G. In this paper, 2 architectures are proposed for a low Earth orbit mega‐constellation realising a satellite‐enabled LTE system, in which the on‐ground LTE entity is either an eNB (Sat‐eNB) or a relay node (Sat‐RN). The impact of satellite channel impairments as large delays and Doppler shifts on LTE PHY/MAC procedures is discussed and assessed. The proposed analysis shows that, while carrier spacings, random access and RN attach procedures do not pose specific issues and hybrid automatic repeat request requires substantial modifications. Moreover, advanced handover procedures will be also required due to the satellites' movement.     

全钒液流电池充放电测试系统设计

针对以太网技术在高速图像传输中常见的带宽利用率低,传输协议受限的问题,设计了一种基于可编程逻辑器件FPGA实现千兆以太网传输系统的方案,分析了基于IEEE802.3标准的以太网帧格式和循环冗余校验(CRC),实现了MAC数据包的封装和PHY芯片88E1111的配置,完成了千兆网络系统的设计和高速数据的传输。结果表明,该方案具有成本低,传输速率快且传输协议不受限制的优势,并最终成功应用于某水下高速图像传输系统中。     

反走样字符图形叠加算法与FPGA快速实现

为了提高机载平视显示系统中反走样字符图形与背景视频叠加输出的显示效果,提出一种反走样字符图形与视频叠加算法并通过FPGA快速实现。叠加过程中增加反走样字符图形背景融合计算,使反走样字符图形与背景视频叠加后边缘光滑过渡,系统使用两片DDR3分别存储视频和图形数据,两者并行处理,提高系统整体性能,优化背景融合算法DDR3实现流程,降低DDR3中断复杂度。结果表明,该系统整体性能得到提高,叠加融合画面效果良好,灵活性强,适用于机载座舱显示系统。     

基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

基于TMS320C6455+DDR2的Flash加载及烧写程序研究

在舰载、机载等嵌入式信息处理设备中,TMS320C6455应用非常广泛,但是TMS320C6455的内部空间有限,为了解决TMS320C6455内部程序存储空间不够用的问题,在TMS320C6455+DDR2芯片的硬件设计方案下,研究了TMS320C6455应用程序的外部Flash加载方法及其烧写程序。提出了将应用程序加载到外部存储空间DDR2芯片上的软件设计方法,并且提出了一种不需要转换格式就可以通过烧写程序将用户程序写入Flash的方法,给出了二次加载程序的汇编代码及烧写程序的核心代码。这些代码在项目实践中验证了其正确性。     

DDR SDRAM在嵌入式系统中的应用

给出一种通过FPGA控制将DDR SDRAM应用于嵌入式系统的方法。分析DDR SDRAM的工作方式，对控制器的控制流程进行详细介绍，并给出控制流程图；分析专门针对Altera公司Cyclone系列FPGA来实现存储器接口的数据通道的结构。最后，给出控制器在Cyclone EP1C6Q240C6中的实现结果。     

FT1500处理器中仿真驱动的DDR3封装设计

针对高性能微处理器封装中DDR3的信号完整性和电源完整性问题,提出了仿真驱动的封装设计方法：在设计之初通过前仿真制定准确的设计规则和目标,在设计过程中通过仿真指导设计优化,在设计完成后用后仿真验证设计结果。应用该方法设计了FT1500芯片封装,实测结果表明,该芯片的DDR3接口可以稳定工作在1400Mbps。     

一种IEEE1394物理层IP的FPGA原型验证方法

符合IEEE1394协议的物理层IP主要完成总线连接检测、连接管理、仲裁、数据收发等功能,是一款集成高速Ser-des的数模混合SoC。由于在Serdes的测试芯片设计完成前无法对1394物理层IP进行全面验证,因此文中在介绍1394 PHY物理层IP各部分功能的基础上,提出了一种以Xilinx的GTP代替1394物理层Serdes,构建FPGA原型验证平台,采用专用硬件逻辑和软件结合的方式,对1394物理层IP进行充分验证的方法。使用该平台可在Serdes设计未完成前对数字逻辑进行验证,大大缩短物理层IP的开发周期;通过软件控制下的测试项生成、测试过程监控、测试结果判断,可显著提高验证效率。